Medan branschen diskuterar huruvida 2nm-skalning fortfarande är genomförbar, pågår en mer kritisk förändring: även om vi kan krympa transistorer ytterligare förbättras inte längre prestanda och effektivitet automatiskt.Ingenstans är detta sannare än med SRAM, en gång det mest standardiserade och stabila blocket i chips.
När SRAM-matriser växer sig större och bitlinjerna utökas uppstår allvarliga problem: ökande RC-fördröjning, skrivfel i fjärränden och högre strömförbrukning.SRAM är inte längre en enkel minnescell – det har blivit en nyckel flaskhals som avgör om avancerade chips kan fungera tillförlitligt.
Det verkliga genombrottet vid 2nm är inte enbart högre densitet.Det är insikten att SRAM måste utvecklas från ett problem på enhetsnivå till ett designutmaning på systemnivå, löst genom att kombinera process-, krets- och layoutinnovationer.
Kärnmeddelande
Vid 2nm-noden stannar SRAM följande processskalning.Det går in i en era av DTCO (Design Technology Co-Optimization) att bryta igenom flaskhalsar i densitet, effekt och bandbredd samtidigt.
SRAM: Det svåraste skalningsblocket i avancerade processer
SRAM-skalning har avtagit kraftigt och avviker från linjär logisk skalning.Fortsatta förbättringar kräver nu djup samoptimering mellan process och design.
Vid 2nm och längre kan SRAM inte bara krympa med processen – det måste göras om från grunden.
Teknikböjning: Nanosheet vid 2nm
2nm-eran medför en strukturell förändring av transistorer:
- Övergång: FinFET → Nanosheet (GAA)
- Högre jon/Ioff-förhållande (starkare läs/skrivförmåga)
- Lägre läckage
- Bättre kontroll över korta kanaler
Resultat: Varje bitlinje kan stödja nästan dubbelt så många celler, vilket ger en stor densitetsökning.
Kärnkonflikt: Densitetsvinster kontra signalförsämring
Högre densitet skapar nya problem:
- Längre bitlinjer → ökad RC-fördröjning
- Försämrad skrivförmåga vid avlägsna celler
- Far-end NBL-prestanda mycket svagare än near-end
Större arrayer ger inte ren vinst – de introducerar signalförvrängning och tillförlitlighetsrisker.
Lösningar: SRAM-innovation på systemnivå
Moderna SRAM förlitar sig på en hel uppsättning krets- och layoutinnovationer för att övervinna fysiska begränsningar:
1. FE-Write Assist
Drivning på dubbla sidor och metallkoppling återställer skrivprestandan från fjärränden till nära gränsnivåer.
2. FE-förladdare
Accelererar bitlinjeladdning för att lösa hastighetsflaskhalsar från långa bitlinjer.
3. Kompakt layout
Konfiguration med 2 bitar och 3 rader förbättrar arrayeffektiviteten och densiteten utöver enhetsskalning.
4. Dubbelpumpad SRAM
Möjliggör 1 läsning + 1 skrivning per cykel, vilket ökar bandbredden utan areastraff (mot 8T SRAM).
5. Dubbel spårning
Dynamisk optimering av spänningsmarginalen ökar frekvensen med 6 % och sänker strömmen med 11 %.
Slutresultat: Densitet, effektivitet, bandbredd, allt förbättrat
2nm Nanosheet SRAM uppnår banbrytande mätvärden:
- Densitet: 38,1 Mb/mm²
- Vmin förbättring: >300mV
- Frekvens: 4,2GHz @ 1,05V
- Effektivitet: ~1,19× vs. 3nm SRAM
SRAM utvecklas nu för att uppfylla kraven från AI- och HPC-arkitekturer.
Industrins konsekvenser
Avancerad halvledarkonkurrens har förändrats:
- Från transistorprestanda → minne + sammankoppling + systemdesignmöjlighet
- SRAM har blivit dold determinant av AI-chips prestanda och effektivitet
Slutsats
Under 2nm-eran kommer SRAM-framsteg inte längre från krympande dimensioner.Det kommer från enhet-krets-layout co-optimization (DTCO), med hjälp av metoder på systemnivå för att tänja förbi fysiska gränser.
SRAM följer inte längre bara avancerade processer – det är det omdefiniera värdet av avancerade processer för AI och högpresterande datorer.